• 专利附录
  • 专利说明
  • 权利要求
  • 类似技术
  • 同族专利
  • 引用文献
  • 法律状态
  • 优先权
    • 专利摘要:

    公开号:WO1981000490A1
    申请号:PCT/JP1980/000176
    申请日:1980-07-30
    公开日:1981-02-19
    发明作者:T Ito；S Hijiya
    申请人:Fujitsu Ltd；T Ito；S Hijiya；
    IPC主号:H01L29-00
    专利说明:
    [0001] 明 細 書
    [0002] 発明の名称
    [0003] 半導体記憶装置
    [0004] 技術分野
    [0005] 本発明は半導体記憶装置さ らに詳 し く ^:電気的書 換え可能な不揮発性メ モ リ の改良に関する。
    [0006] 背景技術 '
    [0007] —殺に半導体記憶装置と しては電源が切れる とそ の装置に記憶されている情報の内容が消失する所謂 揮発性メ モ リ と呼ばれる も のが多い。 こ の欠点を解 消する も の と して例えば金属、. シ リ コ ン窒化膜、 シ リ コ ン酸化膜シ リ コ ン ょ る構造を と るいわゆる MNOS c e l l 形のメ モ リ ゃゲー ト 酸化膜中に電荷捕獲 機能を も つ フ ロ ー テ ィ ン グ ー ト の形成されたいわ.ゆ る F AMOS c e l l形のメ モ リ が知 られ、 これ らは不揮発 性メ モ リ と 呼ばれてい る 。
    [0008] これ らの不揮発性メ モ リ は多 く の電子装置.に不可 欠のデ バ イ ス と して重要な も のであ る。 しかしなが らこれ ら不揮発性メ モ リ の特性と く にその書込み電 圧およ び書換え電圧特性は十分 ¾ も のでは い。 例 えば情報の書込み電圧あるいは書換え電圧と して
    [0009] 1 5 〜 3 5 〔 ポ ル ト 〕 程度を必要と し、 ま た書込み 時間 と しては 1 〔 msec〕 以上も 必要であっ て ラ ン ダ ム ア ク セ ス の揮発性半導体メ モ リ に比較 して数桁以上 遅いため使用範囲が限定される。
    [0010] 発明の開示
    [0011] 本発明の 目 的は不揮発性メ モ リ に簡単 ¾改良を加 える こ と に よ U単極電源で書込み且つ書換えを可能 とする も のであ 、 さ らに書込み並びに書換え電圧 を大幅に低減させかつ高速で書き換えを可能とする も のであ る 。
    [0012] 本発明に よ.れば半導体基板にソ ー ス領.域と ド レ イ ン領域 とゲー ト 酸化膜 と、 フ ロ ーテ イ ンク，ゲー ト と、 該フ ロ ーテ ィ ン グ ゲ一 ト に実質的に結合 している コ ン ト ロ ー ルゲー ト を有する不揮発性メ モ リ におい て、 半導体基板と フ ロ ー テ ィ ン グゲ一 ト 間の容量を C i、 フ ロ ー テ ィ ン ダケ、、一 ト と コ ン ト 口 一ルケ、、一 ト 間の容 量を c 2 、 ソ ー ス領域 と フ ロ ーテ イ ンク，ゲー ト 間容 量を C F。 、 ド レ イ ン領域 と フ ロ ーテ イ ン ク， ゲー ト 間 の容量を c F D 、 ゲー ト 絶縁膜の少 く と も一部の厚さ を d i 、 ド レ イ ン領域と半導体基板との間のァパラ ン シ エ ブ レ イ ク タ、、 ゥ ン開始電圧を E Rとし、 ド レ イ ソ の印加電圧を V Dと し且つ フ ロ ーテ ィ ングゲ一 ト に ホ ッ ト キ ヤ リ 了を注入するための電界 Εχがア バ ラ ン シ エ ブ レ イ ク ダ ゥ ン開始電圧 Ε Βと同程度以上に大き い と した と き に前記記憶装置の構造ハ°ラ メ ータ は次式
    [0013] C Π C F D十 C2 c F D
    [0014] > <X >
    [0015] Ci +(¾ +CPS + C F D Ci +C2 +CFS+C d! I EB I— 0.16 I V.
    [0016] a =
    [0017] を満させる値に選定される。 こ こ において上記メ モ リ 力； n - チ ヤ ン ネ ル の場合は EB および VD の値は正 の値と 上記メ モ リ 力； P - チ ャ ン ネ ル の場合には ,EB および. VD の値は負-の値と な.る o
    [0018] 図面の簡単る説明
    [0019] 第 1 図は本発明にかかる半導体記憶装置の 1 実施 例の要部断面図 ；
    [0020] 第 2 図は第 1 図に示す装置の等価回路 ；
    [0021] 第 3 図は第 1 図に示す装置の構造のハ。ラ メ ータ を 決定するための図表である。
    [0022] 発明を実施するための最良の形態
    [0023] 以下添付図面を参照 しなが ら本発明の好実施例を 説明する。
    [0024] 第 1 図は本発明一実施例の要部断面図であ 、 従 来の フ ロ ー テ ィ ン グ ' ゲー ト 構造の MOS 電界効果 ト ラ ン ジ スタ に似た構造を有 している 。 尙、 図示例は n チ ャ ネ ル型の も のを表わ している。
    [0025] 図に於いて、 1 は P 型 シ リ コ ン半導体基板、 2 は n+型ソ ー ス領域、 3 は n+型 ド レ イ ン領域、 4 は絶椽 膜、 5 は フ ロ ー テ ィ ン グ ' ゲー ト 、 6 は絶椽膜、 7 はコ ン ト ロ ー ル * ケ、、一 ト、 8 は導電チ ャ ネ ルカ 形成 されるべき領域である。 前記実施例に於いて、 ゲー ト 5 , 7 は不純物を ドープ した多結晶 シ リ コ ン ど の半導体或 は金属で形成する こ とができ る。
    [0026] さて、 この実施例では、 フ ロ ー テ ィ ン グ · ゲー ト 5 に蓄積された電荷の影響或いはコ ン ト ロールグー ト 7 に印加される電圧に依 ] 領域 8 には導電チ ヤ ネ - -ル.が形成さ-れる.。 'このチ..ャ ネ が.形成.さ,れる.時にコ ン ト ロ ール · ゲー ト 7 に印加されている電圧が閾値 電圧 Vt h 以上であ っ て、 メ モ リ と しては、 この閾値 電圧 V t h の高低を検出する よ う に して る。
    [0027] さて、 フ ロ ーテ ィ ン ク、 * グ一 ト 5 へ電荷を注入す るには、 基板 1 と ド レ イ ン領域 3 と の接合に於いて 所謂ァ パ ラ ン シェ · ブ レ イ ク · ダ ウ ン を発生させ、 生成される ホ ッ ト 電子或いは正孔を絶籙膜 4 を介 し て注入する 。 こ の注入の速度がメ モ リ と しての速度 及び必要な電源を決め る。 そ して、 注入速度を支配 するのは絶緣膜 4 にかかる電界であるか ら、 その電 界を どの よ う に して有効に印加するかが問題であ ¾る。
    [0028] こ こで、 基板 1 及びソ ー ス領域 2 を接地 した状態 を考える と、 等価回路は第 2 図に見 られる通 ] であ る。 今、 フ ロ ーテ ィ ン グ · ゲー ト 5 に の電荷が蓄 積されて る と し、 コ ン ト ロ ール . ゲ一 ト 7 に電圧 V(jを、 ま た、 ド レ イ ン領域 3 に電圧 VDをそれぞれ印 加 してあ る も の とする と、 領域 8 に於ける基板 1 と ド レ イ ン領域 3 との接合から距離 X の点で絶緣膜 4 に発生する電界 Εχは次式で表わされる。 （Takashi ITO e t a 1 ； Low - Voltage Al ternab 1 e E AROM Cells with Ni tride— B a r r i e r Ava lanche— Injection. MI S
    [0029] (NAMIS ) , IEEE Ty a n s a c t i o n on electron device, Vol , ED-26, M6, June 1979 pp 906〜913参照 ）
    [0030] (1)
    [0031] C 基板 1 と フ ロ ー テ ィ ン グ ゲ ト 5 との間の c ： フ ロ ー テ ィ ン ク， · ケ、、 ー ト 5 と コ ン ト ロ ー ル ·
    [0032] グー ト 7 と の間の容量
    [0033] C F S ： ソ ー ス領域 2 と フ ロ ー テ ィ ン ク， · ゲ ー ト 5 と
    [0034] の間の容量
    [0035] C F D ： ド レ イ ン領域 3 と フ ロ ー テ イ ン ク、 · ゲ ー ト 5
    [0036] と の間の容量
    [0037] ： 基板 1 カ ら フ ロ ー テ ィ ン グ · ゲ 一 ト 5 へホ ッ
    [0038] ト · キ ヤ リ ァを注入する注入領域 （ 前記距離
    [0039] X の点 ）.に於ける絶椽膜 4 の膜厚
    [0040]
    [0041] NA ： 領域 8 に於ける不純物濃度 （ p 型であればァ
    [0042] 、 - ひ、 C:.:FI ク セ プ タ濃度 ） e s ： 基板 1 の誘電率
    [0043] 尙、 本発明を適用でき る装置の構造は第 1 図に見 られる基本構造のも のに限 らず、 第 2 図の等価回路 で表わせる構造であれば良い。 .
    [0044] と ころで、 フ ロ ー テ ィ ン ク ケ、、 ー ト 5 に ホ ッ ト · キ ヤ リ ァを注入する為には電界 Εχは基板 1 内のアバ ラ ン シ ェ · プ レ イ ク · ダ ウ ン開始電界 ΕΒと同程度以 上に大き い必要があ る。，
    [0045] | Εχ j≥EB (2) 前記装置に於いて、 ド レ イ ン領域 3 と基板 1 とに 依る η+ · ρ 接合で発生 したホ ッ ト · キ ヤ リ アのう ち、 電子を フ ロ ー テ ィ ン グ · ゲー ト 5 に注入する為には コ ン ト ロ ー ル * ゲ一 ト 7 に印加する電圧 VG> 0 と し、 反対に正孔を注入する為には VG 0 とする も のであ る。 従っ て、 単極電源動作であるか ら、 メ モ リ と し て非常に使い易い も のが実現でき る。 式（1) ， （2)か ら 単極電源動作で電子及び正孔を注入する条件を求め られるが、 X は未知数である。 しか し、 本発明者等 は、 この X を実験的に求める こ とができ た。 即ち、 アバ、 ラ ン シ ェ ' ブ レ イ ク · ダ ウ ン開始時の ド レ イ ン 空乏層幅-と X とは、 1 : 0 . 6 の一定比率にな ってい る こ と を見出 した。 こ の関係を用いて、 式ひ） ， （2)か ら次の関係式を求め る こ と ができ る 。
    [0046] A
    [0047] Οί.ΓΡΙ
    [0048] ' WIPO CFD-f-C2 C
    [0049] ≥ a FD
    [0050] (3)
    [0051] Ci +C2 +CFB + C F D Ci十 C2 +CPB + C FD di EBl-0.16lVD
    [0052] a― (4)
    [0053] V D 従っ て、 装置の構造と しては、 式（3) , (）を満足す る よ う に構造パラ メ ータ を決めて形成すれば良い。 こ こ において EB およ び VD の値はメ モ リ が n チ ャ ン ネルの.場合には正の値であ ] 、 EB および VD の.値-は メ モ リ 力； p チ ヤ ン ネ ル の場合には負の値である。
    [0054] 第 3 図はメ モ リ セ ル に印加する単極電圧の値を横 軸に と 第（4)式における な の値を縦軸に と ]3ゲー ト 酸化膜の厚さ をハ° ラ メ ー タ と して示 した図表で ある。
    [0055] 次に具体例を挙げて説明する。
    [0056] メ モ リ · セ ル に印加する電圧は低いほ ど使用 し易 く な る。 こ こでは、 電源を 1 2 〔 ル ト 〕 単一と し た例について説明する 。
    [0057] メ モ リ · セ ル には約 1 0 〔 ポ ル ト 〕 を印加でき る か ら VD二 1 0 〔 ポ、 ル ト 〕 と し、 NA=1X1017〔cm一 3〕、 EB二 6.5X103〔 ポル ト Cl ] とする と、 « = 0.0 9 5 と な る。 第 1 図に見 られる構造を採用 する と、 ^緣膜 4 はシ リ コ ン窒化膜 と し、 膜厚 1 0 0 〔叉〕 とする と比誘電率は 6 であ 、 ま た、 絶 緣膜 6 はシ リ コ ン SH匕膜 と し、 膜厚を 7 0 0 〕 と する。 絶緣膜 6 の比誘電率は約 4 である。 ソ ー ス領 域 2 と ド レ イ ン領域 3 と の間が 5 〔 fm〕 、 チ ャ ネ ル 幅が 1 0 〔 im〕 の と き ド レ イ ン領域 3 と フ ロ ー.テ ィ ン ク，グー ト 5 との重な ] 及びソ ー ス領域 2 と フ ロ ー テ ィ ン ク， · グー ト 5 と の重 ] をそれぞれ 0.3 Cm とする と、
    [0058] C ！ ： 2.34X10一 13〔F〕 C 2 ペ 2;53X10 :14〔F〕 .
    [0059] CFS=CPD = 1.60X10-14CFD
    [0060] と な i) 、
    [0061] = 0.0 6
    [0062] Ci +C2 +CFS + C F D
    [0063] また、
    [0064] = 0.1 4
    [0065] Ci +C2 +CF s +C p D と ¾ るので、 式（3)が満足される。
    [0066] こ の よ う に して作製されたメ モ リ · .セ ルは、 ド レ イ ン領域 3 及びコ ン ト ロ ー ル * グ、 ー ト 7 に 1 0 〔 ポ ル ト 〕 、 1 〔 m秒 〕 の電圧ハ0 ル スを印加する こ と に 依 ] ド レ イ ン領域 3 に於ける接合で起った了パ ラ ン シ ニ · ブ レ イ ク ダ ウ ン に依 発生 した電子を フ ロ ー テ ィ ン グ · ゲ一 ト 4 に注入する こ とができ た。 ま た、 コ ン ト ロ ー ル . ゲ、一 ト 7 を接地 し、 ド レ イ ン領域 3 に 1 0 〔 ボ ル ト 〕 、 l 〔 m秒 〕 の電圧ハ。 ル スを印カロ するだけで前記とは逆に正孔を フ ロ ーテ ィ ン グ · 一 ト 4 に注入する こ と ができ た。
    [0067] 以上の説明で判る よ う に、 本発明に依れば、 フ ロ 一テ ィ ン ク、 , ケ、、 一 ト 及びコ ン ト ロ ー ル , ゲ、 一 ト を有 する MI S 電界効果半導体装置に於いて、 前記所定の 式を満足する よ う に構造パ ラ メ ー タ を設定するこ と に依 ] 、 低 電圧、 短かい時間で電子或 は正孔を フ p —テ ィ ン グ · ゲー ト に注入 して書込みを行 う こ と ができ る。 ま た、 書込みを了 バ ラ ン シ ェ · プ レ イ ク · ダ ウ ン に依る キ ヤ リ ャ注入.方式で行な う も の である力 ら、 フ 口 一 テ ィ ン グ · ゲ ー ト を囲む絶縁膜 と しては比較的厚い も のが用い られているか ら、 そ の記憶情報の保持特性は優れている。
    [0068] Civjpj
    权利要求:
    Claims
    請 求 の 範 囲
    半導体基板にソ ー ス領域と ド レ イ ン領域とゲー ト 絶緣膜と フ ロ ーテ ィ ン ク， * ゲ一 ト とその フ ロ ーテ ィ ン グ · グ ー ト と実質的に容量結合 して る コ ン ト 口 ー ル · ゲー ト と を有 してる る半導体記憶装置に於い て、
    Gj"I»+レ 2 C FD
    な
    Ci +C2 +CFS + C レ 1 +C2 +Cj<s +レ: PD
    C i 半導体基板と フ ロ ーテ ィ ン グ · ゲ一 ト 間容量
    C 2 フ ロ ー テ ィ ン グ ， ケ、、一 ト と コ ン ト ロ ー ル · ケ、、
    - ト 間容量
    c F S ソ ー ス領域と フ ロ ー テ ィ ン グ · ゲー ト 間容量 c F D ド レ イ ン領域と フ ロ ー テ ィ ン ク、 · ゲ一 ト 間容 d ： ゲ一 ト 絶縁膜の少 く と も一部.の厚さ
    E ： P レ イ ン領域と半導体基板と の間のアバラ ン シ ェ · プ レ イ ク · ダ ウ ン開始電界 .
    V ： ド レ イ ン印加電圧
    を満足する値の構造ハ°ラ メ ータ を有 して る こ と を 特徵 とする半導体記憶装置。
    OMFI
    类似技术:
    公开号 | 公开日 | 专利标题
    US8076709B2|2011-12-13|Nonvolatile semiconductor memory device
    DE3002493C2|1990-12-20|
    US7042045B2|2006-05-09|Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
    US7130223B2|2006-10-31|Nonvolatile semiconductor memory device
    KR100221062B1|1999-09-15|플래시메모리 및 그 제조방법
    US6277689B1|2001-08-21|Nonvolatile memory
    US6451643B2|2002-09-17|Method of manufacturing a semiconductor device having non-volatile memory cell portion with single transistor type memory cells and peripheral portion with MISFETs
    US7485513B2|2009-02-03|One-device non-volatile random access memory cell
    US7157773B2|2007-01-02|Nonvolatile semiconductor memory device
    US6804149B2|2004-10-12|Nonvolatile memory cell, operating method of the same and nonvolatile memory array
    US6885586B2|2005-04-26|Self-aligned split-gate NAND flash memory and fabrication process
    US4328565A|1982-05-04|Non-volatile eprom with increased efficiency
    DE4241457B4|2006-05-24|P-leitendes floatendes Gate aus Poly-Silizium zur Verwendung bei einem Halbleiterbautransistorelement und daraus hergestelltes Flash-E2PROM
    JP4422936B2|2010-03-03|ツインｍｏｎｏｓメモリアレイの消去方法
    JP2670219B2|1997-10-29|不揮発性半導体メモリ装置の製造方法
    JP3683895B2|2005-08-17|半導体記憶装置並びに携帯電子機器
    DE69936654T2|2007-11-22|Speicheranordnung
    US6950340B2|2005-09-27|Asymmetric band-gap engineered nonvolatile memory device
    US6388293B1|2002-05-14|Nonvolatile memory cell, operating method of the same and nonvolatile memory array
    US6518122B1|2003-02-11|Low voltage programmable and erasable flash EEPROM
    US5341342A|1994-08-23|Flash memory cell structure
    US5837583A|1998-11-17|Method of forming separated floating gate for EEPROM application
    US4794565A|1988-12-27|Electrically programmable memory device employing source side injection
    US7057931B2|2006-06-06|Flash memory programming using gate induced junction leakage current
    US4881108A|1989-11-14|Semiconductor device
    同族专利:
    公开号 | 公开日
    JPS5623782A|1981-03-06|
    JPS5711501B2|1982-03-04|
    EP0032958A1|1981-08-05|
    DE3070415D1|1985-05-09|
    EP0032958A4|1982-12-09|
    EP0032958B1|1985-04-03|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1981-02-19| AK| Designated states|Designated state(s): US |
    1981-02-19| AL| Designated countries for regional patents|Designated state(s): DE FR GB NL |
    1981-03-23| WWE| Wipo information: entry into national phase|Ref document number: 1980901421 Country of ref document: EP |
    1981-08-05| WWP| Wipo information: published in national office|Ref document number: 1980901421 Country of ref document: EP |
    1985-04-03| WWG| Wipo information: grant in national office|Ref document number: 1980901421 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
    JP9819979A|JPS5711501B2|1979-07-31|1979-07-31||
    JP79/98199||1979-07-31||DE8080901421T| DE3070415D1|1979-07-31|1980-07-30|Semiconductor memory device|
    [返回顶部]